In de afgelopen jaren, met de snelle ontwikkeling van computers, digitale netwerken en televisietechnologieën, is de vraag van mensen naar televisiebeelden van hoge kwaliteit blijven toenemen, en de radio- en televisie-industrie van mijn land heeft een snelle ontwikkeling en snelle ontwikkeling doorgemaakt. De digitale tv-satellietuitzending, die vier jaar geleden van start ging, heeft inmiddels een behoorlijke omvang gekregen. Digitale video-opname, digitale speciale effecten, niet-lineaire bewerkingssystemen, virtuele studio's, digitale uitzendvoertuigen, netwerk-harddisk-arrays en gerobotiseerde digitale afspeelsystemen hebben achtereenvolgens CCTV en provinciale en gemeentelijke tv-stations ingevoerd. De standaard high-definition digitale tv SDTV/HDTV is vermeld als een belangrijk nationaal project voor de wetenschappelijke onderzoeksindustrie en de proefuitzending is uitgevoerd op de centrale radio- en televisietoren. Op dit moment worden de productie van digitale televisieprogramma's in mijn land en de terrestrische uitzendingen van digitale televisie intensief gepromoot, en het "Elfde Vijfjarenplan" zal de voorbereidingsperiode zijn voor de algehele verschuiving van de digitale televisie in mijn land, en een belangrijke fase van de overgang van het omroep- en televisiesysteem van analoog naar digitaal.
Dit ontwerp is ontworpen om aan deze trend het hoofd te bieden en om te voldoen aan de enorme marktvraag naar meerkanaals ASI/SDI-apparatuur voor optische transmissie van digitale videosignalen. Het is een optische transmissieapparatuur die gebruikmaakt van time division multiplexing-technologie om tegelijkertijd twee ASI/SDI digitale videosignalen in een optische vezel te verzenden. Dit ontwerp kan in de toekomst een solide basis leggen voor de ontwikkeling van meer snelle asynchrone optische transmissieapparatuur voor digitale signalen.
1. Systeemimplementatieplan
Het seriële ASI/SDI-signaal wordt omgevormd door het egalisatiecircuit en omgezet in een reeks differentiële signalen; vervolgens wordt de klok in het signaal geëxtraheerd via het klokherstelcircuit voor gebruik bij de volgende decodering en synchronisatie van het signaal; na het passeren van het decoderingscircuit, wordt het seriële hogesnelheidssignaal omgezet in een parallel signaal met lage snelheid ter voorbereiding op het volgende elektrische multiplexproces; ten slotte wordt het asynchrone signaal gesynchroniseerd met de lokale elektrische multiplexklok door de aanpassing van het FIFO-circuit, waardoor de lokale elektrische multiplexing wordt gerealiseerd; Het wordt vervolgens naar de ontvangende kant verzonden via de elektrische/optische conversie van de optische module. Na ontvangst van het signaal gaat het ontvangende uiteinde door een reeks omgekeerde conversiecircuits om het oorspronkelijke ASI/SDI-seriële signaal te herstellen om het volledige transmissieproces te voltooien.
In dit ontwerp is de elektrische multiplextechnologie van ASI/SDI-signalen de sleutel tot de gehele technische koppeling. Omdat de ASI/SDI-signaalsnelheid die nodig is voor vermogensmultiplexing in het project erg hoog is, de standaardsnelheid 270 Mbit/s bereikt en het geen homologe signaalmultiplexing is, is het moeilijk en oneconomisch om het signaal direct te multiplexen, en het moet eerst hersteld worden. De klok van elk signaal zet het seriële signaal met hoge snelheid om in een parallel signaal met lage snelheid en past vervolgens het kloktempo van elk signaal aan via het FIFO-chipcircuit om synchronisatie met de lokale klok te bereiken, en multiplext vervolgens de twee elektrische signalen door de programmeerbare chip, en realiseer dan de multiplextransmissie met tijdverdeling. Pas na deze reeks signaalverwerkingsprocedures kan een soepel demultiplexproces worden gerealiseerd aan de ontvangende kant, wat ook het belangrijkste technische punt van het ontwerp is.
Daarnaast is ook de vergrendeling van elektrisch multiplexen een probleem. Hoe meer signaalkanalen, hoe hoger de snelheid, hoe moeilijker het is om te vergrendelen en hoe hoger de technische vereisten voor de lay-out van de printplaat. Dit probleem kan heel goed worden opgelost door verschillende behandelingen zoals een redelijke plaatsing van verschillende componenten en wetenschappelijke filtering van rommel.
2. Hardwareschakeling
In dit ontwerp is het belangrijkste gebruik de nieuwste krachtige en stabiele digitale video-chipset van National Semiconductor. De chip voor decodering en seriële/parallelle conversie is CLC011; de codering en parallelle/seriële conversiechip is CLC020; de klokherstelchip is LMH0046; de adaptieve kabelvereffeningschip is CLC014; de CPLD-chip is LC4256V van ROOSTER; de FIFO-chip is IDT72V2105 van IDT.
Egalisatiegedeelte van het circuitverwerkingsproces wordt getoond in figuur 2. In figuur 2 is te zien dat het single-ended ingangs-ASI/SDI-seriële signaal opnieuw wordt vormgegeven nadat het door het egalisatiecircuit is gegaan en wordt omgezet in een set differentiële signalen, die is klaar voor het daaropvolgende klokherstelproces. Nadat het egalisatiecircuit is gepasseerd, is de signaalkwaliteit aanzienlijk verbeterd en worden de golfvormen van het ingangs- en uitgangssignaal vergeleken, zoals weergegeven in afbeelding 3.
Figuur 2 Evenwichtig onderdeel van het circuitverwerkingsproces
Figuur 3 Golfvormvergelijking van egalisatiecircuit
Het klokherstelgedeelte van het circuitverwerkingsproces wordt getoond in figuur 4. In figuur 4 is te zien dat de werkmodus van de chip correct is ingesteld, er is lokaal een 27M-klok beschikbaar voor gebruik door de klokherstelchip, de gebalanceerde hoge -snelheidsverschilsignaal wordt ingevoerd in de chip en het seriële signaal wordt hersteld nadat de chip is verwerkt. Het kloksignaal daarin wordt gebruikt door het volgende decoderingsdeel van het circuit. Tegelijkertijd kan de chip ook klokherstel voor high-definition signalen ondersteunen.
Figuur 4 Klokherstel onderdeel van het circuitverwerkingsproces
Het proces van het decoderen van een deel van het circuit wordt getoond in figuur 5. In figuur 5 is te zien dat de seriële klok en seriële gegevens die zijn hersteld door de klokherstelchip worden ingevoerd in de decoderingschip, na seriële/parallelle conversie, 10-bits parallelle gegevens en 27M parallelle klok worden uitgevoerd om de klok voor te bereiden op het volgende FIFO-circuit Pas het gebruik aan. Het timingdiagram van de signalen in elke werkmodus wordt getoond in Fig. 6.
Figuur 5 Decodeergedeelte van het circuitverwerkingsproces
Figuur 6 Signaaltimingdiagram van elke modus
Het FIFO-gedeelte van het circuitverwerkingsproces wordt getoond in figuur 7. Onder hen gebruikt de leesklok de 27M parallelle klok die is hersteld door het coderingscircuit, en de schrijfklok gebruikt de lokale 27M klok. Het 10-bits parallelle signaal dat door de FIFO gaat, wordt via aanpassing gesynchroniseerd met de lokale klok ter voorbereiding op de daaropvolgende invoer naar de CPLD voor elektrisch multiplexen. De elektrische multiplexprocedure van CPLD is als volgt, waaronder 2BP-S de multiplexprocedure en 2BS-P de demultiplexprocedure.
Figuur 7 FIFO-onderdeel van het circuitverwerkingsproces
Architectuur SCHEMA van 2BP-S is
SIGNAAL gnd: std_logic := '0';
SIGNAAL vcc: std_logic:= '1';
Signaal N_25: std_logic;
Signaal N_12: std_logic;
Signaal N_13: std_logic;
Signaal N_15: std_logic;
Signaal N_16: std_logic;
Signaal N_17: std_logic;
Signaal N_21: std_logic;
Signaal N_22: std_logic;
Signaal N_23: std_logic;
Signaal N_24: std_logic;
Beginnen
I30: G_D Havenkaart (CLK=>N_25, D=>N_13, Q=>N_22);
I29: G_D Havenkaart (CLK=>N_25, D=>N_16, Q=>N_23);
I34: G_OUTPUT Havenkaart (I=>N_22, O=>Q0);
I33: G_OUTPUT Havenkaart (I=>N_23, O=>Q1);
I2: G_INPUT Havenkaart (I=>CLK, O=>N_25);
I7: G_INPUT Havenkaart (I=>A, O=>N_12);
I8: G_INPUT Havenkaart (I=>LD, O=>N_21);
I6: G_INPUT Havenkaart (I=>B, O=>N_15);
I12: G_2OR-poortkaart (A=>N_17, B=>N_24, Y=>N_16);
I16: G_2AND1 Havenkaart (AN=>N_21, B=>N_22, Y=>N_24);
I21: G_2AND-poortkaart (A=>N_21, B=>N_12, Y=>N_13);
I20: G_2AND-poortkaart (A=>N_21, B=>N_15, Y=>N_17);
Einde SCHEMA;
Architectuur SCHEMA van 2BS-P is
SIGNAAL gnd: std_logic := '0';
SIGNAAL vcc: std_logic:= '1';
Signaal N_5: std_logic;
Signaal N_1: std_logic;
Signaal N_3: std_logic;
Signaal N_4: std_logic;
Beginnen
I8: G_OUTPUT Havenkaart (I=>N_4, O=>Q0);
I1: G_OUTPUT Havenkaart (I=>N_5, O=>Q1);
I2: G_INPUT Havenkaart (I=>CLK, O=>N_3);
I3: G_INPUT Havenkaart (I=>SIN, O=>N_1);
I7: G_D Havenkaart (CLK=>N_3, D=>N_4, Q=>N_5);
I4: G_D Havenkaart (CLK=>N_3, D=>N_1, Q=>N_4);
Einde SCHEMA;
Het coderingsgedeelte van het circuitverwerkingsproces wordt getoond in figuur 8. Na ontvangst van de gegevens herstelt de ontvangende optische module de parallelle gegevens en synchrone klok via het demultiplexingprogramma van de CPLD en herstelt vervolgens het originele snelle seriële signaal via de coderingschipcircuit, dat uiteindelijk wordt uitgevoerd door het transmissieapparaat nadat het is aangestuurd door de kabelstuurprogrammachip. Voltooi het volledige overdrachtsproces. Onder hen wordt de signaalvolgorde van het coderingscircuitgedeelte getoond in figuur 9.
Figuur 8 Codeer een deel van het circuitverwerkingsproces
Figuur 9 Signaaltimingdiagram van coderingscircuit
3. slotopmerkingen
Het ontwerp van de CPLD-gebaseerde asynchrone ASI/SDI signaal elektrische multiplexing optische transmissieapparatuur maakt gebruik van de nieuwste ASI/SDI signaal elektrische multiplexing/demultiplexing technologie, die de tijdverdeling multiplexing transmissie van twee signalen kan realiseren, ter vervanging van de vorige golfverdeling multiplexing. De technologie -gebaseerde asynchrone signaaloverdrachtsmodus met meerdere kanalen bespaart aanzienlijk productiekosten en verbetert het concurrentievermogen van producten op de markt verder.
Onze andere producten:
